SDRAM在任意波形发生器中的应用
摘要：随着任意波形发生器工作频率的不断提高，为了精确表达复杂信号，使用ＳＲＡＭ作为波形存储体已不能满足容量上的要求。介绍了一种基于ＳＤＲＡＭ的设计方案，能有效解决这一问题。文中重点讨论了一种简化ＳＤＲＡＭ控制器的设计方法。关键词：任意波 同步动态存储器 可编程逻辑器件
任意波形发生器在雷达、通信领域中发挥着重要作用，但目前任意波形发生器大多使用静态存储器。这使得在任意波形发生器工作频率不断提高的情况下，波形的存储深度很难做得很大，从而不能精确地表达复杂信号。本文介绍的基于动态存储器（ＳＤＲＡＭ）的设计能有效解决这一问题，并详细讨论了一种简化ＳＤＲＡＭ控制器的设计方法。
１ 任意波形发生器的总体方案
工作频率、分辨率和存储长度是任意波形发生器最关键的三个性能参数。高的工作频率意味着高的输出信号频率和带宽，高的分辨率通常意味着高的信噪比，而存储长度决定了信号的精确程度。下面介绍的方案是笔者实际开发的一款任意波形发生器／卡（如图１所示），它的工作频率为３００ＭＨｚ，分辨率为１４位，存储长度为８Ｍ字，现已得到了广泛地应用。
该电路主要有两种工作状态：写数据状态和读数据状态。下面简单描述其工作过程。
写数据状态：ＣＰＵ根据所要设计的波形计算波形数据，并转换成１４位的无符号数；打开总线开关，屏蔽ＦＩＦＯ操作，在ＳＤＲＡＭ控制器的配合下，将波形数据通过接口电路交替写入ＳＤＲＡＭ１和ＳＤＲＡＭ２中，即ＳＤＲＡＭ１中依次存放数据０,２,４,６．．．；ＳＤＲＡＭ２中依次存放数据１,３,５,７．．．（如表１所示）。
表1 SDRAM中的数据存放格式
地址SDRAM1SDRAM20D0D11D2D32D4D5………读数据状态：开启ＦＩＦＯ通道，关闭总线开关以断开ＳＤＲＡＭ与ＣＰＵ之间的数据连接；在ＳＤＲＡＭ控制器的控制下，将ＳＤＲＡＭ１／２中的数据同时（并行）读出；经过ＦＩＦＯ的缓冲得到连续的数据流，再经３２位向１６位的并串转换，将数据速率提升２倍后，供给ＤＡＣ进行数－模转换，即可得到所编辑的信号。
图１中用两片ＳＤＲＡＭ并行工作，是因单片ＳＤＲＡＭ不可能提供３００ＭＳＰＳ的数据流。实际使用的器件是Ｋ４Ｓ６４１６３２Ｃ－ＴＣ６０，工作时钟为１６６ＭＨｚ。ＦＩＦＯ缓存ＳＤＲＡＭ的输出数据，将突发数据流转换成连续数据流，使得在ＳＤＲＡＭ处于刷新状态时，仍能维持正常的数据输出。实际使用的器件是两片并行工作的ＩＤＴ７２Ｖ２６３Ｌ６ＰＦ，写入时钟为１６６ＭＨｚ，读出时钟为１５０ＭＨｚ。并串转换的作用是提升数据的速率，在ＤＡＣ器件内部完成，笔者采用具有良好动态
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